CPLD单稳态脉冲展宽电路设计和特点

　　随着电子技术特别是数字集成电路技术的迅猛发展，市面上出现了FPGA、CPLD等大规模数字集成电路，并且其工作速度和产品质量不断提高。利用大规模数字集成电路实现常规的单稳态集成电路所实现的功能，容易满足宽度、精度和温度稳定性方面的要求，而且实现起来容易得多。下面，笔者就如何在大规模数字集成电路中将输入的窄脉冲信号展宽成具有一定宽度和精度的宽脉冲信号做一详细介绍。
　　单稳态脉冲展宽电路
　　在众多的CPLD器件中，LatTIce公司在GAL基础上利用isp技术开发出了一系列ispLSI在线可编程逻辑器件（以下简称isp 器件），其原理和特点在许多杂志上早有报道，而且国内已有相当多的电路设计人员非常熟悉。Lattice公司的isp器件给笔者印象最深的是其工作的可靠性比较高。图1即是一种将输入的窄脉冲信号展宽成具有一定宽度和精度的宽脉冲信号的电路原理图。

　　这样，如果输入的窄脉冲在时钟脉冲的前半周期内到达，则由D6、D7、D8组成的脉宽控制电路先开始计数；如果输入的窄脉冲在时钟脉冲的后半周期内到达，则由D2、D3、D4组成的脉宽控制电路先开始计数。由于上下两个脉宽控制电路的时间计数值是相同的，故先计数则先结束，后计数则后结束。两者之差为半个时钟周期值。展宽脉冲信号的宽度，始于输入窄脉冲的前沿，而止于两个脉宽控制电路中最早结束定时计数的那个计数器的进位脉冲所产生的“清零”脉冲信号。因此，不管输入窄脉冲信号的前沿与时钟脉冲的相对时间关系如何，其输出展宽脉冲的宽度为脉宽控制电路的时间计数值与输入窄脉冲的前沿加上时钟脉冲的前沿或后沿之差。尽管脉宽控制计数电路的时钟脉冲周期没有改变，但由于输入窄脉冲的前沿与控制计数电路时钟脉冲上升沿的最大时差只有半个时钟脉冲周期（注意：时钟脉冲信号的占空比为1:1），故展宽脉冲信号的宽度误差小于＂ ＂或“-”半个时钟脉冲周期。图4是图3所示电路的时序仿真波形图。
　　在CPLD器件中，可以将输入的窄脉冲展宽；当然，亦可以将输入的宽脉冲变窄；或使其具有象54HC123单稳态触发器那样的延时和可重触发功能。用CPLD器件可以实现常用单稳态电路的功能；用FPGA器件，同样可以实现上述功能。采用何种器件何种方法，主要看电路设计的技术指标，设计者所具有的设计环境和周围电路中所使用器件的类型。总之，随着大规模集成电路产品性能的不断提高、体积的不断减小和成本的不断降低，基于CPLD器件设计的单稳态电路的性能将大大提高，这种单稳态电路的应用亦将越来越广泛。