电平异步时序逻辑电路的结构模型与描述方法

　　1．结构模型

　　电平异步时序逻辑电路的结构框图如图1所示。它由逻辑门电路加反馈回路组成，利用反馈回路中的时延实现记忆功能。

图1

　　图中，x₁，x₂，…，x_n为外部输入信号；Z₁，Z₂，…，Z_m为外部输出信号；Y₁，Y₂，…，Yr为激励状态；y₁，y₂，…，y_r为二次状态；Δt₁，Δt₂，…，Δt_r为反馈回路中的时间延迟。

　　电路具有如下特点：

　　① 电路状态的改变是由输入信号电位的变化直接引起的。

　　② 电路的二次状态和激励状态仅仅相差一个时间延迟，即二次状态是激励状态延时后的再现。

　　③ 输入信号的一次变化可能引起二次状态多次变化。

　　④ 电路工作过程中存在稳态和非稳态。若激励状态Y与二次状态y相同，则电路处于稳定状态；若激励状态Y与二次状态y不同，则电路处于非稳定状态。非稳定状态出现在从一个稳定状态转移到另一个稳定状态的过渡过程中，属于暂态现象。

　2．输入信号约束

　　① 电平异步时序逻辑电路的输入信号为电平信号。值得指出的是，它并不排斥输入为脉冲信号。广义地说，可以把脉冲信号当作是电平信号的一种特殊形式。

　　② 当电路有多个输入端时，不允许两个或两个以上输入信号同时发生变化。

　　③ 仅当电路处于稳定状态时，才允许输入信号发生变化。

　3．描述方法

　　① 流程表

　　流程表是一种按照卡诺图的排列格式，反映电路输出信号、激励状态与电路输入信号、二次状态之间关系的一种表格。在流程表的上方，按照代码相邻关系依次标出一位输入的所有取值组合，用以表示输入信号的变化只能在水平方向作相邻块之间的移动；在表格的左边依次列出所有二次状态。为了清晰地反映电路的稳态和非稳态，当表中激励状态与对应的二次状态相同时，将激励状态加圈表示是稳态，否则为非稳态。

　　② 总态图

　　总态是指电路输入和二次状态的组合，记作（x，y）。流程表中每一行和每一列的交叉点代表一个总态。总态图是反映电路稳定总态之间转移关系及相应输出的一种有向图。一个电平异步时序逻辑电路的功能是由该电路在输入信号作用下，稳定状态之间的转移关系及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功能。