二进制并行加法器

　　二进制并行加法器是一种能并行产生两个n位二进制数"算术和"的逻辑部件。常用中规模器件有4位二进制并行加法器，其基本功能是实现4位二进制加法运算，并能作为基本模块构成4n位加法器，实现4n位二进制数相加。

　　1．结构

　　按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种结构类型。

　　(1) 串行进位二进制并行加法器

　　串行进位二进制并行加法器是由全加器级联构成的，高位的"和"依赖于来自低位的进位输入。4位串行进位二进制并行加法器的结构框图如图1所示。

图1

　　串行进位二进制并行加法器的特点：各位全加器的进位输入是从低位向高位逐级串行传递的，各进位形成一条进位链。最高位必须等到各低位全部相加完成并送来进位信号之后才能产生正确运算结果。显然，这种加法器运算速度较慢，而且位数越多，速度就越低。

　　(2) 超前进位二进制并行加法器

　　超前进位二进制并行加法器各位的进位直接由加数和被加数来决定，而无须依赖低位进位。超前进位二进制并行加法器又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。

　　2．典型芯片

　　并行加法器典型芯片有4位超前进位二进制并行加法器74283，该器件为16条引线的芯片，其引脚排列图和逻辑符号分别如图2(a)、（b）所示。

图2

　　图中，A₄、A₃、A₂、A₁和B₄、B₃、B₂、B₁为两组4位二进制加数；F₄、F₃、F₂、F₁为相加产生的4位"和"；C₀为最低位的进位输入；FC₄为最高位的进位输出。

　3．应用举例

　　例如 用两个4位并行加法器和适当的逻辑门实现（X Y）×Z，其中，X＝x₂x₁x₀、Y=y₂y₁y₀、Z=z₁z₀均为二进制数。

　　解 由于两个3位二进制数相加的"和"最大为（14）₁₀，可用4位二进制数表示，假定用s₃s₂s₁s₀表示；又由于4位二进制数与2位二进制数相乘的结果可用6位二进制数表示，所以该运算电路共有8个输入、6个输出。设运算结果W=w₅w₄w₃w₂w₁w₀，其运算过程如下：

　　根据以上分析可知，该电路可由两个4位并行加法器和8个两输入与门组成。用一个4位并行加法器实现X Y，8个两输入与门产生s_iz_j（i=0～3，j=0，1），另一个4位并行加法器实现部分积相加。其逻辑电路如图3所示。

图3