组合逻辑电路的险象

　　逻辑电路中各路径上延迟时间的长短与信号经过的门的级数有关，与具体逻辑门的时延大小有关，还与导线的长短有关，因此，输入信号经过不同路径到达输出端的时间有先有后，这种现象称为竞争现象。通常，可以更广义地把竞争理解为多个信号到达某一点有时差的现象。竞争的结果可能使逻辑电路产生错误输出，通常将由竞争引发的错误输出信号称为险象。组合电路中的险象是一种瞬态现象，它表现为在输出端产生不应有的尖脉冲，暂时地破坏正常逻辑关系。一旦瞬态过程结束，即可恢复正常逻辑关系。

　　根据竞争的结果是否导致险象的产生，可以将竞争分为非临界竞争和临界竞争两种类型。不产生错误输出的竞争称为非临界竞争，导致错误输出的竞争称为临界竞争。

二、险象的消除

　　消除或避免电路中险象的常用方法有增加冗余项的方法、增加惯性延时环节的方法和选通法等。