由主从JK触发器组成的8421码异步五进制计数器
时间：2023-03-13来源：佚名
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例1 试设计一个由主从JK触发器组成的8421码异步五进制计数器。 解： 1. 作状态图。由于已经明确该计数器的编码为8421码，因此可直接作出如图1所示的状态图。输入N 为计数脉冲，CO为进位输出信号。
(1)触发器状态需要改变时必须加入时钟脉冲； (2)兼顾各J、K 和CP 端逻辑表达式的简化。无输入脉冲CP 时(CP =0)，触发器不翻转,这时J、K 可取任意逻辑常量，即可作为无关项。无关项增加，有利于J、K 表达式的化简，但是CP =0项的增加，又可能不利于CP 表达式的化简。总之，如果选用多输入端的JK 触发器，那么应尽可能使计数器电路只由触发器组成，而不附加门电路。根据上述原则列出异步五进制计数器的激励表，如表1所示。
J0=Q2 J2=Q1Q0 CP1=Q0
1.作状态图和列状态表是分析与设计时序逻辑电路的重要步骤。 2.分析过程是,从电路写出输出逻辑表达式、驱动方程和状态方程，在此基础上作出状态图或列出状态表，然后总结电路的逻辑功能和特点。设计是分析的逆过程。 3.在分析和设计同步时序逻辑电路时，把CP信号作逻辑1处理，对异步时序逻辑电路则把CP 信号作为一个变量。 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
