MLCC降低电源线路阻抗与优化去耦电容方案

专注于片式多层陶瓷电容器领域的研究专家，为了应对近年来各类电子系统的高功能和高性能化，导致IC的消耗电流量不断增大的趋势，以及IC内部结构精细化导致耐电压下降和电源电压值降低的情况，需要采取一系列措施以满足降低电压波动和阻抗的要求。在本指南中，我们将介绍通过活用PI（电源完整性）模拟的技术支持，将2端子MLCC（积层陶瓷贴片电容）转换为低ESL产品的方法，以降低电源线路阻抗并减少去耦电容的数量。

不断提高的降低阻抗及削减去耦电容数量的要求随着电源电压值的下降，降低电源线路的阻抗显得越来越重要。低电压/大电流电源线的去耦电容近年来，随着电子设备系统的高功能化和高速动作化，系统内部数字IC用电源线路的特性(PI:电源完整性)显得越来越重要。提高PI的关键在于降低电源线路的阻抗，因此，在电源线路中使用了大量的MLCC作为去耦电容。

但是，随着安装小型化，对基板尺寸和贴装区域的限制越发严格，已很难为了得到期望的阻抗特性而大量贴装必要的MLCC。

图1：不同并联贴装数量的MLCC阻抗频率特性图

在低电压且大电流的电源回路中，为了抑制电压波动，会使用多个去耦用MLCC课题：数量较多贴装面积无空余成本增加(贴装费)

采用少量的低ESL产品，实现低阻抗

因此，TDK建议采用低ESL型电容来降低去耦电容的数量和减少贴装面积。低ESL型电容是低电感成分(ESL)的产品，在从低频到高频的宽频带实现了低阻抗。因此，大量使用通常型电容才能实现的阻抗特性，低ESL型电容只需很少的数量即可实现。

图2：典型低ESL产品的阻抗频率特性

采用少量的低ESL产品，实现低阻抗