什么是JESD204标准，为什么我们要重视它?

一种新的转换器接口的使用率正在稳步上升，并且有望成为未来转换器的协议标准。这种新接口JESD204诞生于几年前，其 作为转换器接口经过几次版本更新后越来越受瞩目，效率也更高。随着转换器分辨率和速度的提高，对于效率更高的接口的需求也随之增长。JESD204接口可提供这种高效率，较之其前代互补金属氧化物半导体(CMOS)和低压差分信号(LVDS)产品在速度、尺寸和成本方面更有优势。采用JESD204的设计拥有更快的接口带来的好处，能与转换器更快的采样速率同步。此外，引脚数的减少导致封装尺寸更小，走线布线数更少，从而极大地简化了电路板设计，降低了整体系统成本。该标准可以方便地调整，从而满足未来需求，这从它已经历的两个版本的变化中即可看出。自从2006年发布以来，JESD204标准经过两次更新，目前版本为B。由于该标准已为更多的转换器供应商、用户以及FPGA制造商所采纳，它被细分并增加了新特性，提高了效率和实施的便利性。此标准既适用于模数转换器(ADC)也适用于数模转换器(DAC)，初步打算作为FPGA的通用接口(也可能用于ASIC)。

JESD204——它是什么?

2006年4月，JESD204最初版本发布。该版本描述了转换器和接收器(通常是FPGA或ASIC)之间数Gb的串行数据链路。在 JESD204的最初版本中，串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道。图1给出了图形说明。图中的通道代表 M 转换器和接收器之间的物理接口，该接口由采用电流模式逻辑(CML)驱动器和接收器的差分对组成。所示链路是转换器和接收器之间的串行数据链路。帧时钟同时路由至转换器和接收器，并为器件间的JESD204链路提供时钟。

图1. JESD204最初标准

通道数据速率定义为312.5 Mbps与3.125 Gbps之间，源阻抗与负载阻抗定义为100 Ω ±20%。差分电平定义为标称800 mV峰峰 值、共模电平范围从0.72 V至1.23 V。该链路利用8b/10b编码，采用嵌入式时钟，这样便无需路由额外的时钟线路，也无需考虑 相关的高数据速率下传输的数据与额外的时钟信号对齐的复杂性。当JESD204标准开始越来越受欢迎时，人们开始意识到该标准需要修订以支持多个转换器下的多路、对齐的串行通道，以满足转换器日益增长的速度和分辨率。

这种认识促成了JESD204第一个修订版的发布，即JESD204A。此修订版增加了支持多个转换器下的多路对齐串行通道的能力。 该版本所支持的通道数据速率依然为312.5 Mbps至3.125 Gbps，另外还保留了帧时钟和电气接口规范。增加了对多路对齐串行通道的支持，可让高采样速率和高分辨率的转换器达到3.125 Gbps的最高支持数据速率。图2以图形表示JESD204A版本中增加的功能，即支持多通道。

图2. 第一版——JESD204A

虽然最初的JESD204标准和修订后的JESD204A标准在性能上都比老的接口标准要高，它们依然缺少一个关键因素。这一缺少的因素就是链路上串行数据的确定延迟。对于转换器，当接收到信号时，若要正确重建模拟域采样信号，则关键是了解采样信号和其数字表示之间的时序关系(虽然这种情况是针对ADC而言，但DAC的情况类似)。该时序关系受转换器的延迟影响，对于ADC,它定义为输入信号采样边沿的时刻直至转换器输出数字这段时间内的时钟周期数。类似地，对于DAC，延迟定义为数字信号输入DAC的时刻直至模拟输出开始转变这段时间内的 时钟周期数。JESD204及JESD204A标准中没有定义可确定性设置转换器延迟和串行数字输入/输出的功能。另外，转换器的速度和分辨率也不断提升。这些因素导致了该标准的第二个版本——JESD204B。

2011年7月，第二版本标准发布，称为JESD204B，即当前版本。修订后的标准中，其中一个重要方面就是加入了实现确定延迟 的条款。此外，支持的数据速率也提升到12.5 Gbps，并划分器件的不同速度等级。此修订版标准使用器件时钟作为主要时钟源，而不是像之前版本那样以帧时钟作为主时钟源。图3表示JESD204B版本中的新增功能。

图3. 第二个(当前)修订版——JESD204B

在之前的JESD204标准的两个版本中，没有确保通过接口的确定延迟相关的条款。JESD204B修订版纠正了这个问题。通过 提供一种机制，确保两个上电周期之间以及链路重新同步期间，延迟是可重现和确定性的。其工作机制之一是：在定义明确的时刻使用SYNC~输入信号，同时初始化所有通道中转换器最初的通道对齐序列。另一种机制是使用SYSREF信号——一种JESD204B定义的新信号。SYSREF信号作为主时序参考，通过每个发射器和接收器的器件时钟以及本地多帧时钟对齐所有内部分频器。这有助于确保通过系统的确定延迟。JESD204B规范定义了三种器件子类：子类0——不支持确定性延迟;子类1——使用SYSREF的确定性延迟;子类2——使用SYNC~的确定性延迟。子类0可与JESD204A链路做简单对比。子类1最初针对工作 在500MSPS或以上的转换器，而子类2最初针对工作在500MSPS以下的转换器。

除了确定延迟，JESD204B支持的通道数据速率上升到12.5 Gbps，并将器件划分为三个不同的速度等级：所有三个速度等级的源 阻抗和负载阻抗相同，均定义为100 Ω ±20%。第一速度等级与JESD204和JESD204A标准定义的通道数据速率相同，即通道数据电气接口最高为3.125 Gbps。JESD204B的第二速度等级定义了通道数据速率最高为6.375 Gbps的电气接口。该速度等级将第一 速度等级的最低差分电平从500 mV峰峰值降为400 mV峰峰值。JESD204B的第三速度等级定义了通道数据速率最高为12.5 Gbps 的电气接口。该速度等级电气接口要求的最低差分电平降低至360 mV峰峰值。随着不同速度等级的通道数据速率的上升，通过降低所需驱动器的压摆率，使得所需最低差分电平也随之降低，以便物理实施更为简便。

为提供更多的灵活性，JESD204B版本采用器件时钟而非帧时钟。在之前的JESD204和JESD204A版本中，帧时钟是JESD204系 统的绝对时间参照。帧时钟和转换器采样时钟通常是相同的。这样就没有足够的灵活性，而且要将此同样的信号路由给多个器件，并考虑不同路由路径之间的偏斜时，就会无谓增加系统设计的复杂性。JESD204B中，采用器件时钟作为JESD204系统每 个元件的时间参照。每个转换器和接收器都获得时钟发生器电路产生的器件时钟，该发生器电路负责从同一个源产生所有器件时钟。这使得系统设计更加灵活，但是需要为给定器件指定帧时钟和器件时钟之间的关系。

JESD204——为什么我们要重视它?