怎样设计并调试锁相环电路？
时间：2022-03-14来源：佚名
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设计并调试锁相环(PLL)电路可能会很复杂，除非工程师深入了解 PLL 理论以及逻辑开发过程。本文介绍 PLL 设计的简易方法，并提供有效、符合逻辑的方法调试 PLL 问题。 仿真 如果不在特定条件下进行仿真，则估计一个 PLL 电路的规格将会是十分困难的。因此，进行 PLL 设计的第一步应当是仿真。我们建议工程师使用ADIsimPLL 软件运行基于系统要求的仿真，包括参考频率、步进频率、相位噪声(抖动)和频率杂散限制。 许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。采用整数 N 分频 PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分频器 R 分频后的参考频率。采用小数 N 分频 PLL，则输出频率步进等于 PFD 输入频率除以 MOD 值，因此，您可以使用较高的参考频率，获得较小的频率步进。决定使用整数 N 分频或是小数 N 分频时，可牺牲相位噪声性能换取频率步进，即：较低的 PFD 频率具有更好的输出频率分辨率，但相位噪声性能下降。 例如，表1显示若要求具有固定频率输出以及极大的频率步进，则应首选整数 N 分频 PLL(如ADF4106)，因为它具有更佳的总带内相位噪声。相反，若要求具有较小的频率步进，则应首选小数 N 分频 PLL(如ADF4153),因为它的总噪声性能优于整数 N 分频 PLL。相位噪声是一个基本的 PLL 规格，但数据手册无法针对所有可能的应用指定性能参数。因此，先仿真，然后进行实际硬件的测试就变得极为关键。
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