钟控RS触发器电路结构、逻辑状态表、逻辑符号、触发方式

　　钟控R-S触发器的逻辑图如图所示。上面两个与非门G₁、G₂构成基本R-S触发器；下面的两个与非门G₃、G₄组成控制电路，通常称为控制门，以控制触发器状态的翻转时刻。R和S为控制端（输入端），CP为时钟脉冲输入端，R_D为直接复位端或直接置0端，S_D为直接置位端或置1端，它们不受时钟脉冲CP的控制，一般用在工作之初预先使触发器处于某一给定状态，在工作过程中不用它们。 　　由图可见，当CP端处于低电平时，即CP=0，将G₃、G₄门封锁。这时不论R和S端输入何种信号，G₃、G₄门输出均为1，基本R-S触发器的状态不变。当CP端处于高电平时，即CP=1，G₃、G₄门打开，输入信号通过G₃、G₄门的输出去触发基本R-S触发器。
下面分析CP=1期间触发器的工作情况：R=0 ，S=1，G₃门输出低电平0，从而使G₁门输出高电平1，即Q=1；R=1，S=0，这时将使触发器置0；当R=S=0时，G₃、G₄门的输出全都为1，触发器的状态不变。但当R=S=1，G₃、G₄门的输出均为0，违背了基本R-S触发器的输入条件，应禁止。因此，对钟控R-S触发器来说，R端和S端不允许同时为1。
　　（2）逻辑状态表
　　根据上述分析得到钟控R-S触发器CP=1时的逻辑状态表如下所示。Q_n表示在CP作用前触发器的状态，称为现态；Q_{n 1}表示在CP作用后触发器的状态，称为次态。
　　（3）逻辑符号
　　注意：S_D 、R_D是直接置１端、直接置0端，与时钟脉冲无关，正常使用时，S_D R_D 接高电平。
　　（4）触发方式
　　钟控R-S触发器在CP=0时，无论R和S如何变化，触发器输出端状态都不变。而在CP=1期间，触发器才能接受输入信号以引起输出状态的变化，这种触发器称作电平触发器，数字集成电路手册及外文资料中常称为锁存器。在CP=1期间，若钟控R-S触发器的输入发生多次变化则会引起触发器状态的多次翻转。这种在同一CP脉冲下引起触发器两次或多次翻转的现象称为空翻。还有一种触发器为边沿触发器，它只在时钟脉冲的上升沿（正边沿）或下降沿（负边沿）到来时接受此刻的输入信号，进行状态转换，而其他时刻输入信号状态的变化对触发器状态没影响，可以避免空翻现象的出现。