VHDL赋值语句

赋值语句分信号赋值语句和变量赋值语句两种。

每一种都有下面三个基本组成部分：赋值目标：是所赋值的受体，它的基本元素只能是信号或变量。赋值符号：是赋值符号只有两种。一种是信号赋值符号”<=”；另一种是变量赋值符号”：=”。赋值源：赋值源是赋值的主体，它可以是一个数值，也可以是一个逻辑或运算表达式。

注意：VHDL规定赋值目标与赋值源的数据类型必须严格一致。

变量赋值与信号赋值的区别：变量具有局部特征，它的有效性只局限于所定义的一个进程中，或一个子程序中，它是一个局部的、暂时性数据对象，对于它的赋值是立即发生的。信号具有全局特征，它不但可以作为一个设计实体内部各单元之间数据传送的载体，而且可通过信号与其他的实体进行通信，信号的赋值不是立即发生的，它发生在一个进程结束时。