异步时序逻辑电路的设计

脉异步时序电路的设计步骤基本上与同步时序电路的设计步骤一样。但须特别考虑：

⑴ 输入信号 x 及触发器的时钟信号 CLK 取值为:

0—无脉冲 1—有脉冲

⑵ 采用简化的状态表和状态图。

⑶ 在确定控制函数时，不仅要确定各触发器的控制输入信号，而且还需确定各触发器的时钟信号。

?时钟信号 CLK 应是现态 Qⁿ及输入 x 的函数.

?各触发器的输入控制信号 X应尽量使其仅为现态Qⁿ 的函数，

这样使其具有保证电路正常工作所需的建立和保持时间。

⑷ 状态不变时，令 CLK = 0，这样触发器的数据端变量就可认为是无关最小项d ，这有利于函数的化简

例1 用D触发器设计一个“x₁ – x₁ – x₂ ”序列检测器。

⑴ 建立原始状态图和状态表如图1所示。

图1 状态图

表

例1 状态表

⑵ 状态化简

从原始状态表中可明显看到A、D等效， AD合并后可得到最小化状态表。

⑶ 状态分配

⑷ 确定控制函数及输出函数

① 作出 CLK₁、D₁ 、 CLK₂、D₂ 的卡诺图.

在y₁y₂ = 10 时，若 x₂ = 1时, 有一个错误的输出 1

因此修改输出函数表达式：

Z = x₂y₁y₂

(5)画出电路图

图2 例1的电路图