代码寄存器

由维持阻塞D触发器组成的4位代码寄存器逻辑电路图如图所示。

CR是异步置0输入端（低电平有效） D₀～D₃为并行数码输入端，

CP为时钟脉冲 Q₀～Q₃为并行数码输出端

逻辑功能分析：

①异步置0端CR=0时，置0。

②同步并行置数：D₀～D₃为4个输入数码，当CP上升沿到达时，D₀～D₃被并行置入，

Q₃ Q₂ Q₁ Q₀₌D₃D₂ D₁D ₀

③在CR=1,CP=0时，保持不变。