使用QDR-IV设计高性能网络系统——第二部分

在本系列第一部分，我们探讨了两种类型的QDR-IV存储器、时钟、读/写操作和分组操作。在第二部分，我们将探讨总线转换、总线翻转、地址奇偶校验等重要的总线问题。

总线转换的注意事项

总线转换时间非常重要，其决定了读和写指令间是否需要额外的间隔来避免在同一个I/O 端口上发生总线冲突。

想象下QDR-IV HP SRAM 中端口A 先后收到写指令和读指令。从CK 信号的上升沿(与初始化写指令周期相对应)算起，在整整三个时钟周期后向DQA 引脚提供写数据。读数据则将在下一个周期发送，因为 DQ从CK 信号的上升沿(与初始化读指令的周期相应)算起五个时钟周期后才能获得数据。此外，为符合总线转换时间和传输时延(从ASIC/FPGA 到QDR IV 存储器)，还有两个额外周期。因此，启动写指令后，可以立即启动读指令。

在其他情况下，如果先启动读指令后启动写指令，那么发送读指令经过三个时钟周期后，才能发送写指令。这是因为，从在时钟信号CK 的上升沿上对读指令进行采样算起，经过五个周期后可获得DQA 引脚上的读数据，并且从在时钟信号CK 的上升沿上对写指令进行采样算起，在整三个时钟周期内向DQA 引脚提供写数据。否则，将会发生总线冲突。因此，发送写指令后的最小时钟周期应该为RL – WL 1(RL：读时延;WL：写时延;这两个时延的单位为时钟周期数)。另外一个时钟周期用于正确捕获数据并补偿总线转换时延(通常为一个时钟周期)。

如果传输时延大于总线转换时延，那么‘读到写’指令间的间隔为：

“读到写”指令间的时间周期 = 读时延 – 写时延 1 传输时延

请参考图7。发送读指令经过四个时钟周期后，将发送端口A 的写指令。这样是为了避免因读/写时延、总线转换时间和传输时延间的差别而导致的总线冲突。

图7. QDR-IV HP SRAM时序分析图