基于FPGA技术的DDS波形发生器的原理与设计

1.引言

DDS频率合成器具有频率分辨率高，输出频点多，可达2N个频点(假设DDS相位累加器的字长是N);频率切换速度快，可达us量级;频率切换时相位连续的优点，可以输出宽带正交信号，其输出相位噪声低，对参考频率源的相位噪声有改善作用;可以产生任意波形;全数字化实现，便于集成，体积小，重量轻。

本文介绍了DDS的基本原理，同时针对DDS波形发生器的FPGA实现进行了简要介绍，利用SignalTapII嵌入式逻辑分析仪对正弦波、三角波、方波、锯齿波进行仿真验证。

2.DDS波形发生器的FPGA实现

FPGA的应用不仅使得数字电路系统的设计非常方便，而且它的时钟频率已可达到几百兆赫兹，加上它的灵活性和高可靠性，非常适合用于实现波形发生器的数字电路部分。使用FPGA设计DDS电路比采用专用DDS芯片更为灵活，只需改变FPGA中的ROM数据，DDS就可以产生任意波形，具有相当大的灵活性。

2.1 FPGA设计流程

FPGA的设计框图如图1所示，FPGA的主要功能是：产生与外围电路的接口电路，使其能够接受外围逻辑控制信号;保存频率字，并构成相位累加器，产生与主时钟相同频率的RAM寻址字;用内部的存储块构成存放多种波形数据的ROM,并通过相应的控制线进行选择;构造出两个多波形选择输出的输出通道，其中的一路通道可具备移相功能;用内部的PLL倍频外部低频晶振，并输出与主时钟同频的时钟，驱动片外高速D/A.

2.2 时钟模块

根据耐奎斯特采样定理要得到输出频率为10MHz的信号，其所输入的信号时钟频率必须达20MHz以上。采样频率越高，输出波形的平坦度越好，同时波形的的采样点数也越多，那么获得的波形质量也就越好。本设计中的DDS模块是一高速模块，所以对系统时钟就有很高的要求，不仅需要有较高的频率，而且还要有非常高的稳定性，如果在FPGA的时钟端直接加一高频晶振，不仅时钟不稳定，而且功耗大，费用高，在本设计中，直接调用Altera公司的PLL核，在FPGA时钟端只需加一低频晶振，通过FPGA内部PLL倍频达到系统时钟要求，输出的时钟相位偏移在允许范围内。

2.3 DDS控制模块

(1)频率控制字输入模块

频率控制字输入模块如图2所示，数据选择器控制输入16位频率控制字。

(2)步进频率控制模块

步进频率控制模块如图3所示，通过一个乘法器来控制步进频率，具体算法如下：f步进=fc*2147/232.