数字电路为什么是低电平有效

设计时常常是低电平有效，本文讲解一下内因，大家有兴趣的看看。
事实上，它是由常用的电路结构所决定的，低电平时电路往往有较高电平时更低的环路阻抗，而低阻抗则意味着抗干扰能力更强。结合实际讲一个有用的例子来加深印象：
我们有的同学可能已经学习了这样的一条PCB布线规则-----在条件许可的情况下，高电平有效线要尽量缩短，低电平有效的线则尽量延长----这一条规则的存在基础就是基于低电平时环路阻抗比较低，抗干扰能力比较强才起来的。
如OC或OD电路要控制一个电平就是通过它这个开关的通断来实现的。有在上拉电阻的情况下，开关接通，得低电平;开关切断，得高电平。这样，为了防止电路失控的情况下仍然是有效电平，那么当然是低电平有效才更“保险”了。结构上，象OC电路那样，由于集电极更难击穿，所以，也更不容易损坏。
对于其它图腾柱输出的电路，虽然0和1都有同样的风险，但应用中还是有人愿意加一个上拉电阻，以取得类似OC或OD输出的效果。至于为什么不采用下拉电阻而用上拉电阻，大家也可以分析一下。
另一个方面是OC或OD输出的电路，使用上拉电阻后具有节能的效果。因为关断后它是具有获得高电平时的电流几乎为0。
暂时想不到还有其它理由了，请了解的朋友们补充吧。