集成555时基电路

时间:2023-03-09作者:佚名
如下图所示为集成555时基电路的外引脚排列图,其各引脚名称如下表所示。
集成555时基电路
下表为555时基电路的逻辑功能表。表中“ ”表示任意情况,“保持”表示555定时器保持原来的状态,“导通”和“截止”指555时基电路内晶体管VT的工作状态。VT的集电极和发射极分别接在7脚和1脚间。
集成555时基电路
集成555时基电路

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